从24nm到一nm
发表于 ： 10 8月 2025, 15:30
靠的是盖楼房，就是把集成电路垒成3d结构。很早以前intel已经不提几nm技术了，而是提晶体管密度。但是这个提法太技术，普通人接受不了。台积电就继续用几nm技术，其实不是晶体管做小了，而是楼房盖高以后，等效于几nm的晶体管。所以现在的技术瓶颈是到底能把楼盖多高
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Re: 从24nm到一nm
发表于 ： 10 8月 2025, 15:39
别几把胡扯蛋了
芯片3d化只存在于flash和 dram这两种芯片，但这两种芯片不叫几纳米。比如flash芯片人家就直接说是多少层的。
逻辑芯片都是平面化的，这里说的平面化是指主动器件（也就是晶体管），金属连线是分层的，但那个不叫3d化。你可以理解为超级pcb，pcb里也是好几层金属连线的。
几nm 指标 20年前 就跟具体的 器件尺寸无关了。 现在是指单位面积内晶体管的个数而已。
现在能把晶体管布置的更密集， 晶体管本身尺寸的缩小只是贡献了一部分，贡献大部分是晶体管间 尺寸的缩小
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 15:42
lol，你不能把我的话重复一遍装懂啊，你怎么把24nm的晶体管在平面上缩小到1nm啊，你好好想想
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 15:46
第一 你不懂什么叫3d芯片，现在的逻辑芯片没有3d的
第二 现在的几纳米芯片把 晶体管密度增加，根本不是你所说的什么把芯片3d化。 靠的是缩小晶体管本身的尺寸，和缩小晶体管之间的间隙，这两个途径达到的。这些都是还在同一层。
第三 未来的趋势是，晶体管密度的增加，光改进晶体管这一层的密度还不够。还需要提高m1层的密度，就是最细小的金属连线层那个密度。 所以都是什么背侧供电，就是把负责供电的金属连线从m1层拿出来，放到晶体管层下面去。
你根本不懂，我早出看来了。 少谈理工话题
你是不是把3d封装，跟3d芯片 混淆了？ 3d封装 不是3d芯片，记住了。
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 15:48
你别装差了，晶体管尺寸根本缩小不到20nm一下，你不知道工科生都蠢的和猪一样，还要指点江山么
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 15:51
我没说晶体管尺寸缩小到20nm以下阿
我说的是 缩小晶体管尺寸，和缩小晶体管之间的间隙。
懂了吗？
现在的几纳米是个密度指标，并不是尺寸指标。
你是根本不懂 阿。
怎么缩小晶体管之间的间隙？ 靠的是提高光刻机的overlay accuracy。 这就是同样波长的193nm光刻机之间 还分好几代原因。
不同代之间的对准精度 不一样的。
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 15:56
这就是我说工科生蠢的和猪一样的原因，你用你的common sense想一想，24nm的芯片，transistor就已经24nm左右宽了，你要transistor之间的间距有多大，才能有余力增加这么多倍的密度到1nm，如果24nm的时候，transistor间的间距那么大，那么傻逼呵呵的做24nm的transistor意义何在？
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 16:38
这个小姐姐的video讲的还挺好
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 16:45
Re: 从24nm到一nm
发表于 ： 10 8月 2025, 16:55
